ID บทความ: 000086973 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/09/2012

คําเตือน: การตรวจสอบข้าม PLL พบการตั้งค่านาฬิกา PLL ที่ไม่สอดคล้องกัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.1 SP1 และใหม่กว่าอาจสร้างคําเตือนต่อไปนี้เมื่อมีการใช้ตัวรับส่งสัญญาณ PCS ในการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® IV:

Warning: PLL cross checking found inconsistent PLL clock settings:
        Warning: Clock: |receive_pcs0|clkout does not match the master clock period requirement: 0.001
        Warning: Clock: |transmit_pcs0|clkout does not match the matser clock period requirement: 0.001

คําเตือนเหล่านี้ในการส่งและรับเอาต์พุตสัญญาณนาฬิกา PCS สามารถละเลยได้อย่างปลอดภัย เนื่องจากระยะเวลานาฬิกาสําหรับนาฬิกาเหล่านี้ถูกตั้งค่าอย่างถูกต้องใน TimeQuest Timing Analyzer

ขณะนี้ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้