ID บทความ: 000086966 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/11/2011

คอนโทรลเลอร์ DDR2 และ DDR3 SDRAM พร้อมการออกแบบตัวอย่าง UniPHY ล้มเหลวในฐานะ Slave

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในโหมด Slave อินเทอร์เฟซ MegaWizard จะสร้างอินสแตนซ์ PLL ในไฟล์ example_top.v อย่างไรก็ตามสําหรับตัวอย่าง DDR2 และ DDR3 SDRAM การออกแบบ ตัวช่วยล้มเหลวในการเชื่อมต่อ DQS เปิดใช้งานนาฬิกากับ PLL

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ แก้ไข example_top.v เพื่อเชื่อมต่อ DQS จะเปิดใช้งานนาฬิกา (pll_dqs_ena_clk) ไปยังพอร์ต c4 ของ PLL:

    pll_memphy upll_memphy( .areset (~global_reset_n), .inclk0 (pll_ref_clk), .c0 (pll_afi_clk), .c1 (pll_mem_clk), .c2 (pll_write_clk), .c3 (pll_addr_cmd_clk), .c4 (pll_dqs_ena_clk), .c5 (pll_avl_clk), .c6 (pll_config_clk), .locked (pll_locked) );.

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้