ในการออกแบบที่กําหนดเป้าหมายอุปกรณ์ SoC Arria® 10 ก่อนการผลิต (ES, ES2) ที่เปิดใช้งานการแก้ไขซอฟต์ IOPLL การเชื่อมต่อระหว่างกัน SDRAM L3 ในระบบฮาร์ดโปรเซสเซอร์ (HPS) อาจเสียหายหลังจากรีเซ็ต HPS เย็นหรืออุ่นและส่งผลให้ธุรกรรมไม่สมบูรณ์เมื่อเข้าถึง SDRAM ภายนอกที่เชื่อมต่อกับ HPS หรือการลงทะเบียนหน่วยความจําที่แมปไว้ในการเชื่อมต่อ SDRAM L3
ปัญหานี้เป็นช่วงๆ ตามธรรมชาติและได้รับการสังเกตว่าเกิดขึ้นหลังจากผ่านไปจํานวนมากของรอบรีเซ็ต HPS เมื่อ Arria 10 อินเทอร์เฟซหน่วยความจําภายนอกสําหรับอินพุตglobal_reset_nของอินสแตนซ์ HPS จะถูกยืนยันโดยเอาต์พุตการรีเซ็ต HPS เมื่อเกิดความเสียหาย การเข้าถึง SDRAM L3 Interconnect โดยหัวต่อใดๆ ใน HPS หรือ soC ส่วนFPGAอาจทําให้การเชื่อมต่อระหว่างกันถูกล็อกได้ อาการได้แก่ การบูต HPS จะหยุดชะงักทันทีหลังจากการระบุคอนโซล U-Boot ซึ่งเสร็จสิ้นการกําหนดค่าFPGAหรือสําเร็จการสอบเทียบ HPS SDRAM
หากต้องการกู้คืนจากสภาพการล็อก ต้องรีเซ็ตการเชื่อมต่อระหว่าง SDRAM L3 หากการล็อกอัพเกิดจากการเข้าถึงมาสเตอร์ HPS HPS ทั้งหมดจะต้องเป็นแบบเย็นหรือมีการรีเซ็ตอย่างดีเพื่อกู้คืน มิเช่นนั้นอาจเป็นไปได้ที่จะรีเซ็ตการเชื่อมต่อระหว่างกันภายใต้การควบคุมซอฟต์แวร์โดยใช้บิตการลงทะเบียน brgmodrst.ddrsch ใน Reset Manager ใน HPS
ปัญหานี้สามารถหลีกเลี่ยงได้ด้วยการเชื่อมต่ออินพุตglobal_reset_nของอินสแตนซ์ HPS EMIF กับสถานะสูงของตรรกะที่ไม่ได้ใช้งานถาวร หากไม่สามารถใช้ร่วมกับแอปพลิเคชันของคุณได้ ให้ติดต่อ Altera เพื่อขอความช่วยเหลือเพิ่มเติมและวิธีแก้ไขปัญหาการจัดลําดับการรีเซ็ตสําหรับแอปพลิเคชันของคุณ
หมายเหตุ: ปัญหานี้มีผลเฉพาะก่อนการผลิต (ES ES2) Arriaอุปกรณ์ SoC 10 เมื่อเปิดใช้งานการแก้ไขซอฟต์ IOPLL ปัญหานี้ไม่มีผลต่ออุปกรณ์การผลิต