ทําไมความถี่ที่เกิดขึ้นโดย PHY Lite สําหรับอินเทอร์เฟซแบบขนานIntel® Arria® IP FPGA 10 แตกต่างจากความถี่อินพุตของผู้ใช้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 และซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 18.1 อัปเดต 1 คุณอาจเห็นว่าความถี่สัญญาณนาฬิกาอินเทอร์เฟซ ความถี่สัญญาณนาฬิกาอ้างอิง PLL และความถี่สัญญาณนาฬิกา VCO ของ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® Arria® IP 10 FPGAเกิดขึ้นแตกต่างจากความถี่อินพุตของผู้ใช้ เมื่อคุณทําการจําลอง RTL คุณจะเห็นว่าความถี่ที่ใช้เป็นความถี่อินพุตของผู้ใช้แทนความถี่ในรายงานการคอมไพล์

ตัวอย่างเช่น

เพื่อหลีกเลี่ยงการปัดเศษข้อผิดพลาดในการจําลอง RTL ความถี่จะปัดเศษขึ้นเป็นเลขคู่ที่ใกล้เคียงที่สุดเพื่อให้ทุกขอบนาฬิกาสอดคล้องกันในระหว่างการจําลอง อย่างไรก็ตาม ในฮาร์ดแวร์จริง ความถี่จะเป็นความถี่ในรายงานการคอมไพล์