ID บทความ: 000086863 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 21/02/2019

ข้อผิดพลาด: ข้อผิดพลาดภายใน: (<signal name=""> =&gt; <signal name="">) ข้อผิดพลาดภายใน: ลอจิกมาตรฐาน: พอร์ต/สัญญาณ std_logic ต้องเป็นความกว้าง 1 แต่เป็น <n></n></signal></signal>

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 18.1 Update 1 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้เมื่อสร้างระบบ Platform Designer ข้อผิดพลาดนี้เกิดขึ้นเมื่อระบบ Platform Designer มีส่วนประกอบทั่วไป

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ ให้เลือกส่วนประกอบใน Platform Designer จากนั้นเลือกแท็บ การสร้างอินสแตนซ์ส่วนประกอบ เปลี่ยนความกว้างของสัญญาณแต่ละตัวเป็น 1 จากนั้นเปลี่ยนความกว้างกลับเป็นค่าเดิมและสร้าง HDL

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้