เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 และก่อนหน้า Intel® Quartus® Prime Timing Analyzer จะไม่สนใจข้อจํากัดด้านเวลาสําหรับIntel® Arria® 10/Cyclone® 10 Hard IP สําหรับ PCI Express* หากคุณมีคําสั่งสร้างผลิตภัณฑ์ที่ใช้ในรหัส VHDL หรือ Verilog เพื่อสร้าง IP ในการออกแบบของคุณ ปัญหานี้เกิดขึ้นเนื่องจากคําสั่งสร้างจะสร้างไฟล์ "\" เป็นพาธการละเมิดที่ไม่ได้รับการยอมรับจากไฟล์ Intel Arria 10/Cyclone 10 Hard IP สําหรับ PCI Express* SDC (ข้อจํากัดด้านการออกแบบ Synopsys*)
หากต้องการแก้ไขปัญหานี้ ให้ดาวน์โหลด Intel® Arria® 10/Cyclone® 10 Hard IP สําหรับไฟล์ PCI Express* SDC และเปลี่ยน altera_pci_express.sdc ใน //altera_pcie_a10_hip/synth
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3