ID บทความ: 000086848 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/09/2019

ทําไมตัววิเคราะห์เวลา Intel® Quartus® Prime จึงละเลยข้อจํากัดด้านเวลาสําหรับIntel® Arria® 10/Cyclone® 10 Hard IP สําหรับ PCI Express*

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 และก่อนหน้า Intel® Quartus® Prime Timing Analyzer จะไม่สนใจข้อจํากัดด้านเวลาสําหรับIntel® Arria® 10/Cyclone® 10 Hard IP สําหรับ PCI Express* หากคุณมีคําสั่งสร้างผลิตภัณฑ์ที่ใช้ในรหัส VHDL หรือ Verilog เพื่อสร้าง IP ในการออกแบบของคุณ ปัญหานี้เกิดขึ้นเนื่องจากคําสั่งสร้างจะสร้างไฟล์ "\" เป็นพาธการละเมิดที่ไม่ได้รับการยอมรับจากไฟล์ Intel Arria 10/Cyclone 10 Hard IP สําหรับ PCI Express* SDC (ข้อจํากัดด้านการออกแบบ Synopsys*)

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ดาวน์โหลด Intel® Arria® 10/Cyclone® 10 Hard IP สําหรับไฟล์ PCI Express* SDC และเปลี่ยน altera_pci_express.sdc ใน //altera_pcie_a10_hip/synth
    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้