ทําไมตัวสร้างการรับส่งข้อมูล EMIF 2.0 ล้มเหลวที่ความถี่ที่สูงขึ้นสําหรับ LRDIMM หลายอันดับโดยการกําหนดเป้าหมายอินเทอร์เฟซหน่วยความจําภายนอก Intel Agilex IP FPGA® 7

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 และก่อนหน้า EMIF Traffic Generator 2.0 อาจล้มเหลวที่ 1333MHz หรือความถี่สัญญาณนาฬิกาที่สูงกว่าสําหรับ LRDIMM หลายอันดับโดยการกําหนดเป้าหมายอินเทอร์เฟซหน่วยความจําภายนอก Intel Agilex® IP 7 FPGA

หากคุณพบข้อผิดพลาดบิตที่จุดเริ่มต้นหรือตอนท้ายของความยาวบัสต่อเนื่อง 8 ให้เพิ่มเวลาตอบสนองบัสเพิ่มเติม (ตามที่แสดงด้านล่าง) ภายใต้แท็บ คอนโทรลเลอร์ ในอินเทอร์เฟซหน่วยความจําภายนอก Intel Agilex® 7 FPGA IP

เวลาตอบสนองการอ่าน-เขียนเพิ่มเติม (อันดับเดียวกัน)

เวลาตอบสนองการเขียนเพื่ออ่านเพิ่มเติม (อันดับเดียวกัน)

เวลาตอบสนองการอ่านต่อการอ่านเพิ่มเติม (อันดับที่แตกต่างกัน)

เวลาตอบสนองการอ่าน-เขียนเพิ่มเติม (อันดับที่แตกต่างกัน)

เวลาตอบสนองการเขียนเพื่อเขียนเพิ่มเติม (อันดับต่างๆ)

เวลาตอบสนองในการอ่านการเขียนเพิ่มเติม (อันดับที่แตกต่างกัน)