ทําไม Altera PLL ไม่สามารถสลับสัญญาณนาฬิกาอ้างอิงอินพุตเมื่อใช้โหมดสวิตช์ด้วยตนเองในอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V

เนื่องจากปัญหาซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 17.1 และก่อนหน้า Altera® PLL อาจไม่สามารถสลับอินพุตสัญญาณนาฬิกาอ้างอิงเมื่อใช้โหมดสวิตช์ด้วยตนเอง ในอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V  เมื่อปัญหานี้เกิดขึ้น Altera PLL จะเลือกหนึ่งในสองนาฬิกาอ้างอิงเสมอโดยไม่คํานึงสถานะของสัญญาณแบบขยาย

คุณสามารถทราบได้ว่าปัญหานี้เกิดขึ้นหรือไม่จากรายงานที่เหมาะสม   ดู PLL Refclk Select ภายใต้ สรุปการใช้ PLL ในรายงาน fitter  มีแหล่งข้อมูล PLL Reference Clock Input 0 และแหล่งสัญญาณนาฬิกาอ้างอิง PLL 1  หากปัญหาเกิดขึ้น สัญญาณนาฬิกาเดียวกันจะเชื่อมต่อกับทั้งสองอย่างไม่ถูกต้อง  หากปัญหาไม่เกิดขึ้น สัญญาณนาฬิกาสองสัญญาณจะเชื่อมต่อกับสัญญาณนาฬิกาที่แตกต่างกันตามลําดับ

การเปลี่ยนตําแหน่งพินอินพุตสัญญาณนาฬิกาอ้างอิงสองพินอาจแก้ไขปัญหานี้ได้ :

1. แลกเปลี่ยนตําแหน่งพินสัญญาณนาฬิกาอ้างอิงสองจุด
   • (ตัวอย่าง) เมื่อเชื่อมต่อสัญญาณclock_aเข้ากับอินพุต clk0 และสัญญาณclock_bไปยังอินพุต clk1 ให้เชื่อมต่อสัญญาณ clock_a กับอินพุต clk1 และสัญญาณclock_bกับอินพุต clk0
2. เปลี่ยนตําแหน่งพินสัญญาณนาฬิกาอ้างอิงหนึ่งหรือทั้งสองจุด
   • (ตัวอย่าง) เมื่อเชื่อมต่อสัญญาณclock_aเข้ากับอินพุต clk0 และสัญญาณclock_bเพื่ออินพุต clk1 ให้เชื่อมต่อclock_b siganl กับอินพุต clk3

หากวิธีการแก้ไขปัญหาเหล่านี้ไม่สามารถแก้ไขปัญหาได้ หรือคุณไม่สามารถเปลี่ยนตําแหน่งพินสัญญาณนาฬิกาอ้างอิงได้ ให้ยื่นคําขอบริการผ่าน mySupport