ในอุปกรณ์ Arria® 10 การสอบเทียบ fPLL เริ่มต้นอาจล้มเหลวเมื่อเปิดตัวเลือก 'เปิดใช้งานการปรับเทียบเฟส' เมื่อ fPLL อยู่ใน 'โหมดคอร์'
สาเหตุของพฤติกรรมนี้คือ ไม่มีการเปิดตัวตัวนับ C เอาต์พุต C ของ fPLL จากการรีเซ็ตเมื่อมีการเปิดเครื่องในเวลาเดียวกันกับคําติชม M Counter การสอบเทียบเบื้องต้นเกิดขึ้นหลังจากมีการเปิดตัวตัวนับความคิดเห็น แล้ว แต่ก่อนที่ตัวนับเอาต์พุตจะออกมา ดังนั้นการปรับเทียบเบื้องต้นล้มเหลวเนื่องจาก 'เปิดใช้งานการปรับตั้งค่าเฟส' จะใช้ตัวนับ C1 เป็นตัวนับความคิดเห็น
ในการแก้ไขปัญหานี้ คุณจําเป็นต้องปรับเทียบ fPLL อีกครั้ง ซึ่งจําเป็นต้องเพิ่มพอร์ตการกําหนดค่าใหม่ไปยัง fPLL แล้วทําการอ่าน/เขียนไปยังตําแหน่งลงทะเบียนเฉพาะโดยใช้ขั้นตอนต่อไปนี้:
1) ปรับเปลี่ยนการออกแบบเพื่อเปิดใช้งานการกําหนดค่า fPLL ใหม่
2) สร้างตรรกะในคอร์ที่มีสิ่งต่อไปนี้ :
a) เขียน0x1บิต [0] ในที่อยู่ 0x126ของ fPLL การดําเนินการนี้จะเป็นเหตุให้ fPLL เลือกข้อคิดเห็นภายใน
ข) เขียน0x1ไปยังบิต [1] ในที่อยู่0x100ของ fPLL แล้ว0x01แก้ไข0x000ของ fPLL เพื่อขอให้ PreSICE ปรับเทียบ fPLL อีกครั้ง ต้องทําการปรับเทียบ fPLL ใหม่เมื่อเลือกข้อคิดเห็นภายใน
c) ตรวจสอบบิต 1 ของแอดเดรส0x280ของ fPLL และรอจนกว่าบิตจะเปลี่ยนเป็น0x0 ซึ่งแสดงว่าการปรับเทียบเสร็จสมบูรณ์
d) เขียน0x0บิต [0] ในแอดเดรส0x126ของ fPLL ซึ่งทําให้ fPLL เพื่อเลือกโหมดชดเชยผลป้อนกลับ
E) ตรวจสอบสัญญาณล็อก fPLL หรือบิต [0] ของที่อยู่0x280ของ fPLL และรอจนกว่า fPLL จะล็อก
ขั้นตอนเหล่านี้ยังกล่าวถึงในส่วน ความคิดเห็นของ PLL และ Cascading Clock Network ในคู่มือผู้ใช้ Arria® 10 Transceiver PHY
