ID บทความ: 000086758 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/03/2021

ทําไมอินเทอร์เฟซหน่วยความจําภายนอกIntel® FPGA IPพบข้อผิดพลาดในการคอมไพล์ที่เหมาะสมเมื่อเลน I/O ไม่ได้เชื่อมต่อพิน 12 พินออกทั้งหมด

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจพบข้อผิดพลาดการคอมไพล์ที่พอดีในซอฟต์แวร์ Intel® Quartus® Prime หากอินเทอร์เฟซหน่วยความจําภายนอกIntel Arria IP FPGA® 10 ตัวหรืออินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone® IP FPGA GX 10 ตัวมีกลุ่ม DQ ที่วางไว้ในเลน I/O ที่มีพิน I/O FPGAไม่มีการใช้งาน

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ คุณต้องตรวจสอบให้แน่ใจว่าอินเทอร์เฟซหน่วยความจําภายนอกIntel® Arria® IP หรืออินเทอร์เฟซหน่วยความจําภายนอก 10 FPGA Intel® Cyclone®วางกลุ่ม IP DQ FPGA GX 10 ตัวไว้ในเลน I/O ที่มีการเชื่อมพินทั้ง 12 พิน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้