ID บทความ: 000086747 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 10/10/2018

ข้อมูลจะถูกจัดเก็บไว้ล่วงหน้าในการเขียนข้อมูล FIFO ใน Serial Flash Mailbox Client Intel® FPGA IP Core สําหรับ Intel Stratix®10 FPGA กับโฮสต์ JTAG ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ข้อมูลการเขียน FIFO หมายถึงบัส "wr_mem" ในคอร์ Serial Flash Mailbox Client Intel® FPGA IP Core สําหรับ Intel® Stratix® 10 FPGAs ในการจัดเก็บข้อมูลไว้ล่วงหน้าในการเขียนข้อมูล FIFO คุณต้องเขียนข้อมูลไปยังบัส "wr_mem" คุณอาจอ้างอิงถึงที่อยู่ฐานและปลายทาง ของ wr_mem IP ใน Platform Designer สําหรับที่อยู่เริ่มต้นและรายการที่อยู่ที่คุณสามารถเขียนได้

     

     

    ความละเอียด

    หากต้องการทราบรายละเอียดเพิ่มเติมเกี่ยวกับขั้นตอนการเขียน คุณอาจดู คู่มือผู้ใช้ Intel® FPGA IP Core สําหรับ Intel Stratix 10 FPGAs

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้