คำอธิบาย
หลังจากสร้าง PHYLite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP นาฬิกาอ้างอิงลูปแบบล็อกเฟส (PLL) เป็นสัญญาณนาฬิกาอินพุตแบบปลายเดียวที่มีมาตรฐาน I/O ซึ่งกําหนดโดยพารามิเตอร์มาตรฐาน IP General Tab >การตั้งค่า I/O > I/O
นอกจากนี้ยังรองรับสัญญาณนาฬิกาอ้างอิง PLL ที่แตกต่างกันที่ใช้มาตรฐาน LVDS I/O และใช้งานโดยการเพิ่มข้อจํากัดมาตรฐาน I/O ของ QSF :
set_instance_assignment -name IO_STANDARD LVDS -to <ref_clk>
ซึ่งจะเป็นเหตุให้เกิดคําเตือนที่สําคัญ
ความละเอียด
คุณสามารถละเลยคําเตือนสําคัญนี้