ID บทความ: 000086682 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 04/04/2017

ฉันจะแก้ไขปัญหาข้อผิดพลาดIO_AUXและRST_SRC_IDพอดีเมื่อโครงการ Quartus Prime มี IP อินเทอร์เฟซหน่วยความจําภายนอก Arria 10 ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    Arria® 10 EMIF IP global_reset_nการเชื่อมต่อสัญญาณพอร์ตไม่ถูกต้อง หรือการเปิดใช้งานในแหล่งที่มาของระบบและหัววัด (ISSP) อาจทําให้เกิดข้อผิดพลาดที่เหมาะสมตามประเภทเหล่านี้ :

    ข้อผิดพลาด (12934): Fitter ไม่สามารถวางระบบ EMIF/PHYLite ได้

    ข้อผิดพลาด (14566): Fitter ไม่สามารถวางส่วนประกอบอุปกรณ์ต่อพ่วง 1 ส่วนประกอบได้เนื่องจากขัดแย้งกับข้อจํากัดที่มีอยู่ (1 IO_AUX)

    ข้อผิดพลาด (175020): Fitter ไม่สามารถวางIO_AUXลอจิกที่เป็นส่วนหนึ่งของอินเทอร์เฟซหน่วยความจําภายนอก Arria 10 ed_synth_altera_emif_ ในภูมิภาค ไปยัง ซึ่งมีข้อจํากัด เนื่องจากไม่มีตําแหน่งที่ถูกต้องในภูมิภาคสําหรับตรรกะประเภทนี้
        
    ข้อผิดพลาด (175005): ไม่พบตําแหน่งที่มี: RST_SRC_IDของ (ได้รับผลกระทบจากสถานที่ตั้ง 1 แห่ง)

    ความละเอียด

    สาเหตุทั่วไปของข้อความแสดงข้อผิดพลาดเหล่านี้และความละเอียดที่แสดงไว้ด้านล่าง:

    1) โปรเจค Quartus® Prime ประกอบด้วยอินเทอร์เฟซหน่วยความจําภายนอกหลายอินเทอร์เฟซที่วางไว้ในธนาคาร I/O ในคอลัมน์ I/O เดียวกัน แต่มีสัญญาณรีเซ็ตที่แตกต่างกันที่เชื่อมต่อกับพอร์ตglobal_reset_nของพวกเขา

    ความละเอียด : หลายอินเทอร์เฟซที่วางไว้ในธนาคาร I/O ในคอลัมน์ I/O เดียวกันต้องมีสัญญาณรีเซ็ตทั่วไปที่เชื่อมต่อกับพอร์ตglobal_reset_nของตน


    2) โครงการ Quartus Prime ได้เปิดใช้งานALTERA_EMIF_ENABLE_ISSPแล้ว ซึ่งมักจะเกิดขึ้นหากมีหลายArria 10 EMIF ตัวอย่างการออกแบบอินสแตนซ์ในโครงการ
    ตัวอย่างข้อจํากัดของไฟล์ QSF คือ
    set_global_assignment -name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"

    ความละเอียด : ลบข้อจํากัด qsf ข้างต้นและไม่เลือกแท็บ Arria 10 External Memory Interfaces IP Diagnostics ->ตัวอย่างการออกแบบ ->เปิดใช้งานตัวเลือกแหล่งและหัววัดในระบบ


    หากยังคงพบข้อผิดพลาดที่พอดีหลังจากทําตามคําแนะนําที่แสดงไว้ด้านบน ให้ตรวจสอบว่าสัญญาณอินเตอร์เฟซหน่วยความจําตรงตามแนวทางการจัดวางพิน
    จุดเริ่มต้นที่แนะนําคือการใช้ข้อจํากัดในการจัดวางที่น้อยที่สุดและปล่อยให้ Quartus พอดีกับสัญญาณอินเทอร์เฟซที่เหลือก่อนที่จะปรับพินออกในภายหลัง

    ข้อจํากัดในการจัดวางขั้นต่ําที่แนะนํามีดังนี้:

    • สัญญาณแอดเดรสหนึ่งตัว สัญญาณนาฬิกาอ้างอิง PLL และพิน RZQ ใน I/O Bank ที่เลือกไว้สําหรับที่อยู่/สัญญาณคําสั่ง
    • สัญญาณ DQS ในธนาคาร I/O ที่เลือกสําหรับสัญญาณบัสข้อมูลหน่วยความจํา


    สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการจัดวางพิน โปรดดูที่ส่วนเหล่านี้ใน คู่มืออินเทอร์เฟซหน่วยความจําภายนอก:
    ฉบับที่ 2 บทที่ 1 - แนวทางสําหรับ IP อินเทอร์เฟซหน่วยความจําภายนอก Arria 10
    ไดรฟ์ข้อมูล 3 บทที่ 2 - ตัวอย่างการปรับใช้อินเทอร์เฟซหน่วยความจําภายนอกสําหรับ DDR4 (กฎที่คล้ายกันใช้กับโปรโตคอลอินเทอร์เฟซหน่วยความจําอื่นๆ)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้