ไม่ใช่ เนื่องจากข้อจํากัดด้านฮาร์ดแวร์ เมื่อ ALTPLL ของ Intel® MAX® 10 FPGA ได้รับการกําหนดค่าในโหมดบัฟเฟอร์แบบ zero-delay (ZDB) และกําหนดนาฬิกาเอาต์พุตให้กับพิน PLL_CLKOUT n ที่ได้รับการกําหนดค่าเป็นมาตรฐาน I/O แบบปลายทางเดียว ผู้ใช้จะพบข้อผิดพลาดต่อไปนี้:
ข้อผิดพลาด (176557): ไม่สามารถวาง PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ในอุปกรณ์เป้าหมายได้เนื่องจากข้อจํากัดของอุปกรณ์
ข้อผิดพลาด (176593): ไม่สามารถวาง PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ในตําแหน่ง PLL PLL_1 -- ขานาฬิกาเอาต์พุตที่ชดเชย "" ของ PLL ต้องอยู่ใน I/O สัญญาณนาฬิกาเอาต์พุตเฉพาะ -- PLL อยู่ในโหมดบัฟเฟอร์แบบไม่หน่วงเวลา
ข้อผิดพลาด (176568): ไม่สามารถวาง PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" ในตําแหน่ง PLL PLL_1เนื่องจากเซลล์ I/O (พอร์ตประเภท CLK ของ PLL) มีการบ้านที่เข้ากันไม่ได้กับPin_xxพิน PLL I/O
ข้อจํากัดนี้ใช้ได้กับโหมดบัฟเฟอร์ Zero-delay ใน ALTPLL เท่านั้น
เชื่อมต่อสัญญาณนาฬิกาเอาต์พุต ATLPLL เข้ากับพิน PLL_CLKOUT p
คู่มือผู้ใช้ Intel® MAX® 10 Clocking และ PLL มีกําหนดที่จะอัปเดตด้วยรายละเอียดนี้ในรุ่นในอนาคต