ข้อผิดพลาดนี้อาจเห็นได้ในซอฟต์แวร์ Quartus® Prime Pro Edition ในระหว่างการคอมไพล์การออกแบบเป้าหมายอุปกรณ์ Agilex™ ทั้งหมดที่มีอินเทอร์เฟซแฟลชซีเรียลเจนเนอเรชั่น Generic FPGA การออกแบบ IP พร้อมท่อส่งออก ทั้งนี้เนื่องจากมีข้อขัดแย้ง Output Enable (OE) ในการจัดวางพินการออกแบบ ข้อผิดพลาดอาจถูกทําซ้ําในการกําหนดพินที่แตกต่างกันหากมีการตรวจพบความขัดแย้ง OE หลายรายการ
ในอุปกรณ์ Agilex™ ทั้งหมด มีข้อกําหนดการจัดวางพินเนื่องจากความจริงที่ว่าฮาร์ดแวร์ OE จะถูกแชร์ระหว่างพินกลุ่ม x4 DQ ดังนั้นจึงมีสอง conduits ที่มีสัญญาณ OE ที่เกี่ยวข้องพวกเขาควรถูกกําหนดให้กับพินกลุ่ม x4 DQ ที่แตกต่างกันเพื่อหลีกเลี่ยงความขัดแย้งของ OE
อินเทอร์เฟซแฟลชอนุกรมทั่วไป FPGA IP (ดูใน Technology Map Viewer)
| OE | ที่ส่งออก |
|---|---|
| dedicated_interface:data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface:data_buf[1]~1 | qspi_pins_data[1] |
| dedicated_interface:data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst:oe_reg | qspi_pins_dclk qspi_pins_ncs |
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ควรทําการส่งออก conduits ที่มีสัญญาณ OE ที่แตกต่างกันในกลุ่ม x4 DQ อื่น ในขณะที่แนะนําให้ทําการส่งออกท่อที่มีสัญญาณ OE ที่ใช้ร่วมกันภายในกลุ่ม x4 DQ เดียวกัน ตัวอย่างการใช้อุปกรณ์ Agilex™ (AGFB027) แสดงในตารางต่อไปนี้:
| Exported Conduits | Pin Placement | x4 DQ group (AGFB027) |
|---|---|---|
| qspi_pins_data[0] | W34 | DQ133 |
| qspi_pins_data[1] | J35 | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |
ข้อมูลนี้มีอยู่ใน คู่มือผู้ใช้ Agilex™ General-Purpose I/O และ LVDS SERDES และไฟล์ Pin-out สําหรับ FPGA