ID บทความ: 000086615 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/09/2018

แนวทางตัวต้านทานการดึงขึ้นสําหรับสัญญาณalert_n DDR4 คืออะไร

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
    IP เอฟพีจีเอ Intel® Stratix® 10 อินเทอร์เฟซหน่วยความจำภายนอก
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คําแนะนําคือให้เริ่มด้วยตัวต้านทานการโอห์ม 10k แบบดึงขึ้นที่ 1.2V สําหรับสัญญาณ DDR4 alert_n จากนั้นสามารถปรับตัวต้านทานเป็นค่าอื่นได้ตราบเท่าที่เป็นไปตามข้อมูลจําเพาะของบัฟเฟอร์ I/O FPGA VIL และ VIH (ดูตารางข้อมูลอุปกรณ์ FPGA ภายใต้ข้อมูลจําเพาะมาตรฐาน I/O)
ทําการจําลองความสมบูรณ์ของสัญญาณบอร์ดเพื่อตรวจสอบการตั้งค่าที่เหมาะสมที่สุด

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้