ปัญหาสำคัญ
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime เวอร์ชัน 18.1 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดที่คล้ายกันดังแสดงด้านล่างเมื่อ Arria® IP PHYLite 10 ถูกกําหนดค่าเป็นอินเทอร์เฟซเอาต์พุต 48 บิตที่ปิดใช้งานตัวเลือก Use Output Strobe
ในซอฟต์แวร์ Quartus Prime Standard Edition
ข้อผิดพลาด (10198): ข้อผิดพลาด Verilog HDL ที่ phylite_io_bufs.sv(1078): ทิศทางที่เลือกชิ้นส่วนตรงข้ามกับทิศทางของดัชนีนําหน้า
ข้อผิดพลาด (12152): ไม่สามารถลบลําดับชั้นของผู้ใช้ "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:คอร์|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"
ในซอฟต์แวร์ Quartus Prime Pro Edition
ข้อผิดพลาด (13437): ข้อผิดพลาด Verilog HDL ที่ ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): ทิศทางที่เลือกชิ้นส่วนตรงข้ามกับทิศทางของดัชนีนําหน้า
ข้อผิดพลาด (13224): ข้อผิดพลาด Verilog HDL หรือ VHDL ที่ ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): ดัชนี 48 อยู่นอกช่วง [47:0] สําหรับ 'group_data_out_n'
เพื่อหลีกเลี่ยงข้อผิดพลาดเหล่านี้ Arria® 10 PHYLite IP สามารถกําหนดค่าเป็นอินเทอร์เฟซความกว้างข้อมูล 47 บิตหรือเล็กกว่า
ปัญหานี้จะได้รับการแก้ไขในรุ่นซอฟต์แวร์ Quartus® Prime ในอนาคต