ปัญหาสำคัญ
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดที่คล้ายกันดังที่แสดงด้านล่างเมื่อ Intel Arria® 10 PHYLite IP ได้รับการกําหนดค่าเป็นอินเทอร์เฟซเอาต์พุต 48 บิตพร้อมปิดใช้งานตัวเลือก Use Output Strobe
ในซอฟต์แวร์ Intel Quartus Prime Standard Edition
ข้อผิดพลาด (10198): ข้อผิดพลาด Verilog HDL ที่ phylite_io_bufs.sv(1078): ทิศทางส่วนที่เลือกจะตรงข้ามกับทิศทางดัชนีนําหน้า
ข้อผิดพลาด (12152): ไม่สามารถอธิบายลําดับชั้นของผู้ใช้ "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"
ในซอฟต์แวร์ Intel Quartus Prime Pro Edition
ข้อผิดพลาด (13437): ข้อผิดพลาด Verilog HDL ที่ ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): ทิศทางส่วนที่เลือกจะตรงข้ามกับทิศทางดัชนีนําหน้า
ข้อผิดพลาด (13224): ข้อผิดพลาด Verilog HDL หรือ VHDL ที่ ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): ดัชนี 48 อยู่นอกช่วง [47:0] สําหรับ 'group_data_out_n'
หากต้องการแก้ไขปัญหาข้อผิดพลาดเหล่านี้ Intel® Arria® 10 PHYLite IP สามารถกําหนดค่าเป็นอินเทอร์เฟซความกว้างของข้อมูลขนาด 47 บิตหรือเล็กลงได้
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Intel Quartus® Prime ในอนาคต