ทรูพุตการเข้าถึงหน่วยความจําระหว่าง Core 0 และ Core 1 ไม่สมดุลภายใต้เงื่อนไขต่อไปนี้:
- CPU0 และ CPU1 กําลังเข้าถึงระบบย่อยของหน่วยความจําในเวลาเดียวกัน
- อัตรารับส่งข้อมูลหน่วยความจํารวมที่ร้องขอโดยคอร์ทั้งสองเกินความจุระบบย่อยของหน่วยความจํา
- ไม่ได้ใช้พอร์ตร่วมในการเร่งความเร็ว (ACP) หรือกําลังใช้งานกับการรับส่งข้อมูลที่ใช้แบนด์วิดธ์ต่ํา
หน่วยควบคุม Snoop ของระบบย่อยของ CPU จะเปรียบเทียบคําขอจากมาสเตอร์สามรุ่น ได้แก่ CPU0, CPU1 และ ACP ซึ่งอิงตามอัลกอริธึมแบบโรบินแบบกลม ทําให้มั่นใจได้ว่าจะกระจายแบนด์วิดท์หน่วยความจําที่มีอยู่ได้อย่างเป็นธรรม
อย่างไรก็ตาม, เมื่อเงื่อนไขข้างต้นทั้งหมดเกิดขึ้น, ความเป็นธรรมในการอนุญาโตตุลาการหลัก SCU จะลดลง, เนื่องจากส่วนแบ่งอนุญาโตตุลาการ ACP ที่ไม่ได้ใช้จะถูกกําหนดใหม่ให้กับ CPU0, ส่งผลให้ CPU0 ได้รับแบนด์วิดท์หน่วยความจําเพิ่มขึ้นสองเท่าของแบนด์วิดท์หน่วยความจําของ CPU1
หากจําเป็นต้องมีปริมาณการรับส่งข้อมูลหน่วยความจําระหว่างคอร์ 0 และ Core 1 ที่สมดุล แอปพลิเคชันที่ทํางานบนคอร์ 0 จะต้องได้รับการออกแบบมาเพื่อป้องกันไม่ให้ใช้งานแบนด์วิดท์หน่วยความจําที่มีอยู่มากกว่า 50%
ข้อมูลนี้มีกําหนดที่จะรวมไว้ใน Cyclone® V SoC รุ่นใหม่ในอนาคต Arria® V SoC และIntel® Arria® 10 SoC FPGAคู่มืออ้างอิงทางเทคนิค