ID บทความ: 000086516 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/12/2018

โมเดลการกําหนดเวลา Intel® Stratix® 10 ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 18.0 Update 1 และ 18.1 ถูกต้องหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่ โมเดลการกําหนดเวลา Intel® Stratix® 10 ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.0 Update 1 และ 18.1 มีความคับคลานเล็กน้อย ซึ่งได้รับการแก้ไขในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 18.1 Update 1

    สถานการณ์การออกแบบเหล่านี้อาจได้รับผลกระทบ:

    • การออกแบบที่ใช้การตอกบัตรซิงโครนัสต้นทาง
    • ออกแบบโดยมีการถ่ายโอนระหว่างสัญญาณนาฬิกาอ้างอิงและสัญญาณนาฬิกาเอาต์พุตสําหรับ IOPLs
    • ออกแบบด้วยการถ่ายโอนสัญญาณนาฬิกาเอาต์พุตจาก IOPL ที่แตกต่างกันด้วยสัญญาณนาฬิกาอ้างอิงที่แตกต่างกัน

    การออกแบบเกือบทั้งหมดจะเห็นความล่าช้าของเวลาเปลี่ยนแปลง แต่การถ่ายโอนส่วนใหญ่จะไม่ได้รับผลกระทบเนื่องจาก Common Clock Pessimism Removal (CCPR) หรือการถ่ายโอนที่ไม่ต่อเนื่อง

    ความละเอียด

    การออกแบบ Intel Stratix 10 ทั้งหมดควรได้รับการปรับวิเคราะห์ใหม่สําหรับการกําหนดเวลาในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 18.1 Update 1 หรืออัปเดต 18.0 ที่มีการแก้ไขแล้ว 1 หรือ 18.1

    ดาวน์โหลดและติดตั้ง Patch 1.45 สําหรับการอัปเดต 18.0 จากลิงก์ที่เหมาะสมด้านล่าง

    ดาวน์โหลดและติดตั้ง Patch 0.31 สําหรับ 18.1 จากลิงก์ที่เหมาะสมด้านล่าง

    สําหรับการออกแบบที่มีการผลิตอยู่แล้ว:

    1. ดาวน์โหลดและเรียกใช้สคริปต์ lut8_iobuf_qsh_v3.tcl เพื่อตรวจสอบว่าการออกแบบที่คอมไพล์ได้รับผลกระทบจากปัญหานี้หรือไม่

    คําสั่ง -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project -ชื่อการแก้ไข -npaths 100 -debug 0 -verbose -check_lutmasks -vo_file simulation/modelsim/< name>.vo

    เอาต์พุต -> lut8check.rpt, iobuf.rpt, paths.csv

    iobuf.rpt และ paths.csv รายงานพาธที่ได้รับผลกระทบจากการเปลี่ยนแปลงโมเดลเวลา

    2. หากไม่มีพาธใดๆ ที่ได้รับผลกระทบ ไม่จําเป็นต้องดําเนินการใดๆ

    3. หากมีพาธที่ระบุว่าได้รับผลกระทบและใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 18.1 หรือก่อนหน้า ให้รันการวิเคราะห์เวลาใหม่โดยใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 18.0 ที่แก้ไขแล้ว 18.0 Update 1 หรือ 18.1

    a.       หากมีส่วนต่างไม่เพียงพอ ให้ทําการคอมไพล์การออกแบบใหม่
    B       หากมีกําไรขั้นต้นที่เพียงพอ คุณอาจเลือกที่จะไม่ดําเนินการใดๆ
     
    ขั้นตอนในการรันการวิเคราะห์เวลาอีกครั้ง:
    1. ดาวน์โหลดและติดตั้งโปรแกรมแก้ไข 1.45 สําหรับ 18.0.1 หรือโปรแกรมปรับปรุง 0.31 สําหรับ 18.1
    2. เปิดการออกแบบโดยใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชันที่มีการแก้ไข
    3. ไปที่ เครื่องมือ ->ตัววิเคราะห์เวลาและเปิดตัววิเคราะห์เวลา
    4. เรียกใช้คําสั่งต่อไปนี้:
    a.       create_timing_netlist -รุ่นช้า -force_dat
    B        read_sdc
    ค. update_timing_netlist
     
    lut8check.rpt รายงาน LUT ที่ได้รับผลกระทบจากปัญหาที่ระบุใน KDB ทําไมฉันถึงมีข้อผิดพลาดในการทํางานในการออกแบบ Intel® Stratix® 10 ของฉัน หากรายงานนี้มี "Found 0 LUTs พร้อมการตั้งค่าบิตที่อาจไม่ถูกต้อง" การออกแบบที่คอมไพล์จะมีความปลอดภัย หากการออกแบบได้รับผลกระทบ LUT ที่มีปัญหาจะปรากฏอยู่ในรายงาน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้