ID บทความ: 000086473 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/10/2018

ทําไมเมนูแบบเลื่อนลงความกว้างแอดเดรสบริดจ์ FPGA HPS ใน Hard Processor System Intel® Stratix® 10 FPGA IP ถึงมีการกําหนดที่อยู่สูงสุด 40 บิต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ดรอปดาวน์ความกว้าง Bridge Address ในส่วนอินเทอร์เฟซ FPGA ไปยัง HPS slave ของส่วน HPS FPGA AXI Bridges บนแท็บ FPGA Interfaces ของ Hard Processor System Intel® Stratix® 10 FPGA IP ช่วยให้สามารถเลือกที่อยู่ได้ถึง 40 บิต อย่างไรก็ตาม แผนผังที่อยู่ HPS ที่ปรากฏจาก FPGA จะมีเพียง 128GB หรือ 37 บิตเท่านั้น

    ความละเอียด

    ในการเชื่อมต่อระหว่าง HPS Intel® Stratix® 10 นั้น บิตที่มีลําดับสูงจะพร้อมใช้งานแต่ละเว้น Masters ที่เข้าถึงบริดจ์นี้ไม่ควรใช้บิตเหล่านี้

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Intel® Quartus® Prime Pro/Standard Edition เวอร์ชัน 20.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้