ID บทความ: 000086381 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/08/2021

ทําไมฉันถึงเห็นปัญหาการทํางานร่วมกันกับแคชระหว่าง HPS และ FPGA ในการออกแบบ SoC Intel Agilex® 7 FPGA ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 และก่อนหน้า

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 และก่อนหน้า อาจพบเห็นข้อผิดพลาดแคชสอดคล้องกันใน Intel Agilex การออกแบบ SoC Intel Agilex® 7 FPGA สําหรับธุรกรรมผ่าน FPGA ไปยังสะพาน SOC

    ความละเอียด

    โปรแกรมแก้ไขเพื่อแก้ไขปัญหานี้ได้รับการเผยแพร่สําหรับคุณบูต socfpga และมีอยู่ใน https://github.com/altera-opensource/u-boot-socfpga

    เริ่มต้นที่สาขาต่อไปนี้

    https://github.com/altera-opensource/u-boot-socfpga

    V2020.10

    • #14012926793 HSD: แคช: ncore: ปิดใช้งานตัวกรองสน็อป
    • วันที่ยอมรับ: 31 มีนาคม 2021
    • ID ยอมรับ c79c23c6201819ca32b6739eff2e2b25e19f6624

    โปรแกรมปรับปรุงนี้รวมอยู่ในสาขาที่ใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้