อินเทอร์เฟซ DDR2 SDRAM และ DDR3 SDRAM UniPHY based Controller เวอร์ชั่น 11.0 ที่มีอินเทอร์เฟซ Control and Status Register (CSR) ทําให้บัสAvalonถูกล็อกในการจําลองแบบจําลอง หลังจากAvalonอ่านหรือเขียนทรานแซคชัน สัญญาณ WAITREQUEST จะยอมรับค่าสูงและคงไว้อย่างไม่มีกําหนด ไม่อนุญาตให้มีการอ่านหรือเขียนทรานแซคชันในบัส Avalon
ปัญหาอยู่ในไฟล์ alt_mem_ddrx_csr.v มีความกว้างของบัสไม่ตรงกันในไฟล์ที่นําไปสู่บิตที่ไม่มีการเชื่อมต่อไปยังพอร์ตการกําหนดค่าบางพอร์ต
วิธีแก้ไขปัญหาชั่วคราวคือการดาวน์โหลดเวอร์ชันที่แนบมาของไฟล์ alt_mem_ddrx_csr.v และเขียนทับสี่อินสแตนซ์ในไดเรกทอรีต่อไปนี้:
ชื่อคอร์/
ชื่อคอร์_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/การจําลอง/ชื่อคอร์_example_sim/อุปกรณ์ย่อย
ชื่อคอร์_example_design/example_project/corename_example/submodules
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต
ดาวน์โหลดไฟล์ Verilog จากลิงก์ด้านล่าง:
วิธีแก้ไขปัญหาชั่วคราวคือการดาวน์โหลดเวอร์ชันที่แนบมาของไฟล์ alt_mem_ddrx_csr.v และเขียนทับสี่อินสแตนซ์ในไดเรกทอรีต่อไปนี้:
ชื่อคอร์/
ชื่อคอร์_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/การจําลอง/ชื่อคอร์_example_sim/อุปกรณ์ย่อย
ชื่อคอร์_example_design/example_project/corename_example/submodules
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต
ดาวน์โหลดไฟล์ Verilog จากลิงก์ด้านล่าง:
alt_mem_ddrx_csr.v (Verilog)