สัญญาณ ARID, AWID, WID, RID และ BID จะบ่งบอกถึง Master และเส้นทางสําหรับการเข้าถึงหน่วยความจําเฉพาะที่สร้างขึ้นโดยบริดจ์ HPS-FPGA (ทั้งบริดจ์ HPS-to_FPGA หรือบริดจ์ HPS-to-FPGA น้ําหนักเบา)
สําหรับอุปกรณ์ Arria® V และ Cyclone® V SoC นั้น AXI ID ที่ส่งออกมาจากการเชื่อมต่อ L3 คือเวกเตอร์ 12 บิตที่ประกอบด้วยฟิลด์เหล่านี้:
ID[12]: ID การเชื่อมต่อ, IID
ID[11:3]: Virtual ID, VID
ID[2:0]: Slave Interconnect ID, SIID
VID จะได้รับจากเจ้านายที่ได้รับธุรกรรมและ IID และ SIID จะถูกกําหนดโดยการเชื่อมต่อระหว่าง L3 ตามที่แสดง:
หลัก | IID (xxID[12]) | SIID (xxID[2:0]) |
MPU | 1b0 | 3b010 |
Dma | 1b0 | 3b001 |
Dap | 1b0 | 3b100 |
FPGA2HPS | 1b0 | 3b000 |
Dma | 1b0 | 3b001 |
EMAC0 | 1b1 | 3b001 |
EMAC1 | 1b1 | 3b010 |
USB0 | 1b1 | 3b011 |
Nand | 1b1 | 3b100 |
TMC | 1b1 | 3b000 |
SD/MMC | 1b1 | 3b101 |
USB1 | 1b1 | 3b110 |
VID แบบ 8 บิตได้รับการตั้งค่าโดยมาสเตอร์ที่ส่งธุรกรรมไปยังการเชื่อมต่อระหว่าง L3
VID สําหรับ MPU Master ได้รับการตั้งค่าตามคู่มืออ้างอิงทางเทคนิคของ AMBA® Level 2 Level 2C-310 ฉบับปรับปรุง r3p0 ซึ่งดูได้จากเว็บไซต์ของศูนย์ข้อมูล ARM® http://infocenter.arm.com
VID สําหรับ master FPGA2HPS มาจากอินพุต AXI ID 8 บิตไปยังบริดจ์ FPGA2HPS
VID สําหรับ DMA master มีบิตที่ตั้งค่าที่ 7:4 เป็น 0 และบิต 3:0 ตั้งค่าตามคู่มืออ้างอิงทางเทคนิค ARM CoreLink DMA-330 ฉบับปรับปรุง r1p1
VID สําหรับมาสเตอร์ EMAC0 และ EMAC1 ถูกตั้งค่าที่ 8h00 สําหรับการเข้าถึง Rx DMA และ 8h01 สําหรับการเข้าถึง Tx DMA
VID ถูกตั้งค่าเป็น 0 สําหรับมาสเตอร์ USB0, USB1, TMC, DAP, NAND และ SDMMC เสมอ
ข้อมูลนี้รวมอยู่ในคู่มืออุปกรณ์เวอร์ชั่น 16.1 ตามลําดับ