คำอธิบาย
ไม่ Quartus® II Integrated Synthesis ไม่รองรับการควบคุมเหตุการณ์ใน Verilog HDL ตัวอย่างเช่น รหัสด้านล่างจะสังเคราะห์เฉพาะการลงทะเบียนเดียว แม้ว่าการสังเคราะห์ Quartus II จะไม่เกิดข้อผิดพลาด:
module lab0_uart(
input clk_i,
input rx_i,
output reg tx_o
);
always @(posedge clk_i) begin
tx_o <= repeat(2000) @(posedge clk_i) rx_i;
end
endmodule
ความละเอียด
เพื่อหลีกเลี่ยงลักษณะการทํางานนี้ ห้ามใช้การควบคุมเหตุการณ์ใน Verilog HDL
ข้อผิดพลาดที่ระบุว่าไม่รองรับคุณสมบัตินี้ จะมีกําหนดเวลาให้เพิ่มไปยังซอฟต์แวร์ Quartus II รุ่นใหม่ในอนาคต