คำอธิบาย
ใน Intel® FPGA SDK สําหรับโฟลว์ OpenCL™ 17.0 BSP นาฬิกาบางนาฬิกาอาจแสดงความล้มเหลวในการกําหนดเวลาใน BSP ระหว่างการคอมไพล์การนําเข้า แม้ว่าจะตรงตามเวลาที่กําหนดก็ตาม นี่เป็นความล้มเหลวเท็จและแสดงขึ้นเป็นข้อจํากัดบางส่วนจากคอมไพล์พื้นฐานถูกละเลยเนื่องจากคําสั่งซื้อที่มีการนําข้อจํากัด SDC ไปใช้ในระหว่างการคอมไพล์การนําเข้า
ความละเอียด
ผู้ใช้จะต้องแสดงความคิดเห็นหรือลบบรรทัดต่อไปนี้ในไฟล์ top.qsf:
# ข้อจํากัดการคอมไพล์ SDC พื้นฐานเท่านั้น
set_global_assignment -name SDC_FILE base.sdc
set_global_assignment -disable -name SDC_FILE top.sdc
set_global_assignment -disable -name SDC_FILE top_post.sdc
จะต้องคอมไพล์การนําเข้าอีกครั้งหลังจากเปลี่ยนไฟล์ QSF
aoc --board .cl
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในการเปิดตัว Intel® FPGA SDK สําหรับ OpenCL™ ในอนาคต