ID บทความ: 000086282 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 31/05/2017

ทําไมฉันถึงเห็นความล้มเหลวของความสอดคล้องกันของข้อมูลในการออกแบบ SOC ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในการกําหนดค่าเริ่มต้นของ CoreLink™ Level 2 Cache Controller L2C-310 ในเคอร์เนล linux-socfpga ก่อนวันที่ 4.10 อาจพบความล้มเหลวในการทํางานร่วมกันของข้อมูล

    สําหรับเคอร์เนล Linux-socfpga ก่อน 4.10 คอนโทรลเลอร์แคช L2C-310 จะมีการตั้งค่าบิตเปิดใช้งานการแทนที่คุณลักษณะที่ใช้ร่วมกันเป็น ปิด

    ซึ่งช่วยให้คอนโทรลเลอร์สามารถปรับแต่งการเข้าถึงที่ไม่สามารถแคชได้บางส่วนจากคอร์ MPU หรือพอร์ต ACP ไปยังการเข้าถึงที่ไม่สามารถจัดสรรได้ และย้ายจุดที่สอดคล้องกันจาก SDRAM ไปยังแคช L2

    การเปลี่ยนแปลงในจุดที่สอดคล้องกันอาจทําให้เกิดปัญหาหากผู้เชี่ยวชาญเข้าถึง SDRAM ผ่าน L3 หรือบริดจ์ FPGA2SDRAM

    อ้างอิง: CoreLink™ Level 2 Cache Controller L2C-310, การปรับปรุงแก้ไข: คู่มืออ้างอิงทางเทคนิค r3p3 (ARM DDI 0246H (ID080112):: คุณลักษณะที่ใช้ร่วมกันได้หัวข้อ 2.3.2

     

    ความละเอียด

    ขอแนะนําให้ตั้งค่าบิตการลงทะเบียนตัวควบคุม Aux [22]: ตั้ง การแทนที่คุณลักษณะที่ใช้ร่วมกัน เป็นเปิดบิต    การตั้งค่านี้จะปิดใช้งานการปรับแต่งประสิทธิภาพในคอนโทรลเลอร์แคช L2

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน linux-socfpga และคุณบูต socfpga จาก https://github.com/altera-opensource/

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้