เนื่องจากปัญหาในการกําหนดค่าเริ่มต้นของ CoreLink™ Level 2 Cache Controller L2C-310 ในเคอร์เนล linux-socfpga ก่อนวันที่ 4.10 อาจพบความล้มเหลวในการทํางานร่วมกันของข้อมูล
สําหรับเคอร์เนล Linux-socfpga ก่อน 4.10 คอนโทรลเลอร์แคช L2C-310 จะมีการตั้งค่าบิตเปิดใช้งานการแทนที่คุณลักษณะที่ใช้ร่วมกันเป็น ปิด
ซึ่งช่วยให้คอนโทรลเลอร์สามารถปรับแต่งการเข้าถึงที่ไม่สามารถแคชได้บางส่วนจากคอร์ MPU หรือพอร์ต ACP ไปยังการเข้าถึงที่ไม่สามารถจัดสรรได้ และย้ายจุดที่สอดคล้องกันจาก SDRAM ไปยังแคช L2
การเปลี่ยนแปลงในจุดที่สอดคล้องกันอาจทําให้เกิดปัญหาหากผู้เชี่ยวชาญเข้าถึง SDRAM ผ่าน L3 หรือบริดจ์ FPGA2SDRAM
อ้างอิง: CoreLink™ Level 2 Cache Controller L2C-310, การปรับปรุงแก้ไข: คู่มืออ้างอิงทางเทคนิค r3p3 (ARM DDI 0246H (ID080112):: คุณลักษณะที่ใช้ร่วมกันได้หัวข้อ 2.3.2
ขอแนะนําให้ตั้งค่าบิตการลงทะเบียนตัวควบคุม Aux [22]: ตั้ง การแทนที่คุณลักษณะที่ใช้ร่วมกัน เป็นเปิดบิต การตั้งค่านี้จะปิดใช้งานการปรับแต่งประสิทธิภาพในคอนโทรลเลอร์แคช L2
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน linux-socfpga และคุณบูต socfpga จาก https://github.com/altera-opensource/