คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้ในขั้นแผนที่เหมาะสมเมื่อคอมไพล์การออกแบบ Intel® Stratix® 10 FPGA ที่มีหลายอินสแตนซ์ของ Intel® FPGA IP ALTCLKCTRL ข้อผิดพลาดนี้เกิดขึ้นเมื่อมีการเปิดใช้งานคุณสมบัติ Clock Gating และไดรฟ์ลอจิกภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณ
รองรับเกตสัญญาณนาฬิกาเพียงหนึ่งเกตภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณในอุปกรณ์ Intel® Stratix® 10 เครื่อง
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ลดจํานวนบล็อกควบคุมสัญญาณนาฬิกาด้วยคุณสมบัติ Clock Gating ที่เปิดใช้งานภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณเป็นหนึ่งตัว
การกําหนดค่านี้มีกําหนดที่จะให้ข้อความแสดงข้อผิดพลาดที่ชัดเจนในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต