ID บทความ: 000086254 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 13/05/2019

ข้อผิดพลาดภายใน: ระบบย่อย: CCLK, ไฟล์: /quartus/periph/cclk/cclk_gen7_fpp_design_manager.cpp, บรรทัด: 529

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้ในขั้นแผนที่เหมาะสมเมื่อคอมไพล์การออกแบบ Intel® Stratix® 10 FPGA ที่มีหลายอินสแตนซ์ของ Intel® FPGA IP ALTCLKCTRL ข้อผิดพลาดนี้เกิดขึ้นเมื่อมีการเปิดใช้งานคุณสมบัติ Clock Gating และไดรฟ์ลอจิกภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณ

    รองรับเกตสัญญาณนาฬิกาเพียงหนึ่งเกตภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณในอุปกรณ์ Intel® Stratix® 10 เครื่อง

     

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ลดจํานวนบล็อกควบคุมสัญญาณนาฬิกาด้วยคุณสมบัติ Clock Gating ที่เปิดใช้งานภายในไทล์ I/O เดียวหรือตัวรับส่งสัญญาณเป็นหนึ่งตัว

    การกําหนดค่านี้มีกําหนดที่จะให้ข้อความแสดงข้อผิดพลาดที่ชัดเจนในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้