ทําไมฉันถึงเห็นปัญหาการล็อก PLL และข้อผิดพลาดของข้อมูลเมื่อฉันใช้สัญญาณนาฬิกาอินพุต FPGA 100 MHz (fpga_clk_100) ใน Intel® Stratix® 10 SoC Golden Hardware Reference Design (GHRD)

fpga_clk_100 สัญญาณนาฬิกา FPGA 100 MHz บน PIN_AW10 ไม่ถูกต้องหมายถึงเป็นนาฬิกา LVDS ในเวอร์ชันอ้างอิงฮาร์ดแวร์สีทอง (GHRD) Intel® Stratix® 10 SoC เวอร์ชั่น 18.1 และก่อนหน้า   ซึ่งอาจทําให้เกิดพฤติกรรมที่ไม่คาดคิดในการออกแบบลอจิกที่ตอกบัตรจากแหล่งที่มานี้

ในการแก้ไขปัญหานี้ แก้ไข การมอบหมาย IO สําหรับ fpga_clk_100 จาก LVDS เป็น 1.8V (PIN_AW10) โดยใช้เครื่องมือ Assignment->Assignment Editor หรือ Assignments->Pin Planner

หมายเหตุ: หากการออกแบบได้รับการรวบรวมมาตรฐาน IO บนสัญญาณเสริม LVD ที่สร้างขึ้นโดยอัตโนมัติ fpga_clk_100(n) ต้องตั้งค่าเป็น 1.8V  สัญญาณเสริม LVDS ที่สร้างขึ้นโดยอัตโนมัติจะถูกลบออกโดยอัตโนมัติ

การแก้ไขนี้กําหนดเวลาให้รวมไว้ในเวอร์ชันในอนาคตของ Intel Stratix 10 SoC GHRD