คำอธิบาย
การวิเคราะห์เวลาของอินเทอร์เฟซ HPS Ethernet ผ่านFPGAถูกปิดใช้งานตามค่าเริ่มต้น โดยสามารถเปิดใช้งานบน Cyclone® V SoC และ Arria® V SoC ได้โดยทําตามขั้นตอนด้านล่าง
ความละเอียด
ในการเปิดใช้งานการวิเคราะห์เวลาในซอฟต์แวร์ Quartus® Prime Standard Edition สําหรับอินเทอร์เฟซ HPS Ethernet ผ่านFPGAเพิ่มการบ้านส่วนกลางต่อไปนี้ในไฟล์ Quartus Settings (.qsf) สําหรับโครงการของคุณ
เปิดENABLE_HPS_INTERNAL_TIMINGชื่อset_global_assignment
หมาย เหตุ:
- ผู้ใช้ต้องตรวจสอบให้แน่ใจว่าอินเทอร์เฟซภายนอกบนFPGAมีข้อจํากัด
- สําหรับรายละเอียดเกี่ยวกับข้อจํากัดของ RGMI Iinterfaces โปรดดู: https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
- การบ้านทั่วโลกนี้จะแทนที่ตัวแปร quartus.ini ที่ใช้ในตัวอย่าง RGMII และ SGMII ใน Rocketboards.org
- จากซอฟต์แวร์ Quartus II เวอร์ชั่น 15.1 QSYS จะเพิ่มข้อจํากัดสําหรับ HPS EMAC ไปยังอินเทอร์เฟซ fabric FPGA
ข้อมูลนี้มีกําหนดที่จะรวมไว้ในคู่มืออ้างอิงทางเทคนิค Cyclone V SoC และ Arria V SoC ในอนาคต