เนื่องจากสถาปัตยกรรม Intel® Hyperflex™ FPGA ในอุปกรณ์ Intel® Stratix® 10 FPGA และ Intel Agilex® 7 ซีรี่ส์ เกณฑ์สําหรับการอนุมาน shift register เพิ่มขึ้น ซึ่งหมายความว่ารีจิสเตอร์กะที่ใช้ RTL ซึ่งอาจมีการอนุมานในฐานะรีจิสเตอร์กะในเทคโนโลยีก่อนหน้าอาจไม่อนุมานในอุปกรณ์ Intel Stratix® 10 FPGA และซีรีส์ Intel Agilex® 7
เหตุผลสําหรับการเพิ่มเกณฑ์นี้คือการอนุญาตให้รีจิสเตอร์เพิ่มเติมสามารถรีไทม์เป็นรีจิสเตอร์แบบ Hyper ซึ่งช่วยเพิ่มประสิทธิภาพการออกแบบ
เกณฑ์การอนุมาน shift register Intel® Stratix® 10 FPGA และ Intel Agilex® 7 device series:
ข้อกําหนดเริ่มต้น:
ชิฟต์รีจิสเตอร์ต้องมีรีจิสเตอร์อย่างน้อย 69 ตัว (ความลึก * ความกว้าง)
-โปรดทราบว่าขั้นตอนการอนุมานเพิ่มเติมจะเกิดขึ้นหลังจากขั้นตอนรีไทม์เมอร์ต้นเพื่อกู้คืนพื้นที่สําหรับรีจิสเตอร์ที่ยังไม่ได้เริ่มต้นใหม่ในตําแหน่ง Hyper Register
ด้วยการกําหนดต่อไปนี้ จํานวนรีจิสเตอร์ทั้งหมดที่จําเป็น (ความลึก * ความกว้าง) ลดลงเหลือ 37:
set_global_assignment -ชื่อ ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON
-โปรดทราบว่าขั้นตอนการอนุมานเพิ่มเติมจะเกิดขึ้นหลังจากขั้นตอนรีไทม์เมอร์ต้นเพื่อกู้คืนพื้นที่สําหรับรีจิสเตอร์ที่ยังไม่ได้เริ่มต้นใหม่ในตําแหน่ง Hyper Register
ด้วยการกําหนดทั้งสองอย่างต่อไปนี้ จํานวนรีจิสเตอร์ที่จําเป็น (ความกว้าง * ความลึก) ลดลงเหลือ 13:
set_global_assignment -ชื่อ ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON
set_global_assignment-ชื่อ PHYSICAL_SHIFT_REGISTER_INFERENCE=ปิด
-โปรดทราบว่าการลดเกณฑ์การอนุมาน shift register อาจส่งผลกระทบในทางลบต่อประสิทธิภาพการออกแบบ โดยการลดจํานวนรีจิสเตอร์ที่พร้อมใช้งานสําหรับ Hyper Retiming