ID บทความ: 000086105 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/07/2017

เป็นไปได้หรือไม่ที่จะตั้งค่า SCL และ SDA เวลาตกของคอนโทรลเลอร์ HPS I2C อย่างอิสระ

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
    IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตัวควบคุม HPS I2C รองรับฟังก์ชันปรับเวลาได้ซึ่งลดลงของ SCL และ SDA

ความละเอียด

เกี่ยวกับวิธีการปรับตั้งค่าในระบบปฏิบัติการ Linux* โปรดดูลิงก์: https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7

ตัวออกแบบสามารถกําหนดค่าพารามิเตอร์เวลาตกของ SCL และ SDA ในไฟล์ dts เช่น:
i2c-sda-falling-time-ns = <6000>; /* ภาคผนวกจาก boardinfo */
i2c-scl-falling-time-ns = <6000>; /* ภาคผนวกจาก boardinfo */

SCL และ SDA ลดเวลาในการกําหนดค่าได้ถูกเพิ่มไปยังคู่มืออ้างอิงทางเทคนิคของระบบฮาร์ดโปรเซสเซอร์ Arria® 10

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Arria® V ST SoC FPGA
Cyclone® V ST SoC FPGA
Intel® Stratix® 10 SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA
Intel® Arria® 10 SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้