คำอธิบาย
ในซอฟต์แวร์ Quartus® Prime Timing Analyzer ใช้การหน่วงเวลาการแทรกนาฬิกา 0ns สําหรับพินเสมือนเนื่องจากไม่มีนาฬิกาที่เกี่ยวข้อง ส่งผลให้เกิดการเอียงนาฬิกาขนาดใหญ่ระหว่างพาธนาฬิกาต้นทางและปลายทาง
ความละเอียด
เพื่อหลีกเลี่ยงการละเมิดเวลานี้ ให้เลือกหนึ่งในสองตัวเลือกต่อไปนี้:
- สร้างการออกแบบ Wrapper รีจิสเตอร์รอบพินเสมือนเพื่อให้มีนาฬิกาที่เกี่ยวข้อง
- ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 17.1 และใหม่กว่า คุณสามารถใช้ข้อจํากัดด้านล่าง:
พิน Virutal เป็นพอร์ตอินพุต: พอร์ต set_input_delay -clock <clock> -add_delay <delay> < input pin> -reference_pin <ขานาฬิกาของรีจิสเตอร์ที่ฟีดพอร์ตอินพุต>
พิน Virutal เป็นพอร์ตเอาต์พุต: พอร์ต set_output_delay -clock <clock > -add_delay <delay> < พินเอา ต์พุต> -reference_pin <พินนาฬิกาของรีจิสเตอร์ที่ฟีดพอร์ตเอาต์พุต>