เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คุณอาจเห็นข้อผิดพลาดนี้ในขั้นที่เหมาะสม ข้อผิดพลาดนี้เกิดขึ้นเมื่อมีการตั้งค่าการกําหนดพินเสมือนไปที่พิน pll_ref_clk พินของ Intel® FPGA IP อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel® Stratix® 10 MX
พิน pll_ref_clk ต้องเชื่อมต่อกับพินเฉพาะและไม่สามารถใช้การกําหนดพินเสมือนสําหรับพินนี้
หากต้องการแก้ไขปัญหานี้ ให้ถอดการบ้านพินเสมือนออกจากพิน pll_ref_clk ของอินเทอร์เฟซ HBM2 Intel FPGA IP และเชื่อมต่อเข้ากับพิน pll_ref_clk ที่หด
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3