เมื่อมี PLL อย่างน้อยหนึ่งมุมที่ใช้ในการขับเคลื่อนช่องสัญญาณตัวส่งและ/หรือตัวรับสัญญาณ LVDS สัญญาณ LOADEN ไปยัง LVDS SERDES อาจเชื่อมต่ออย่างไม่ถูกต้องในบาง Quartus® II software fitter Seeds ซึ่งทําให้ SERDES เปลี่ยนรูปแบบข้อมูลที่ไม่ถูกต้องและทําให้ข้อผิดพลาดของข้อมูลไปยังอินเทอร์เฟซ LVDS ปัญหานี้จะไม่เกิดขึ้นหากมีการใช้เฉพาะ PLL ศูนย์
ปัญหานี้มีผลกับตระกูลอุปกรณ์ Stratix® III, Stratix IV (GX, GT, E), Arria® II (GX, GZ), HardCopy® III, และ HardCopy IV (GX, E) เท่านั้น ตระกูลอุปกรณ์อื่นๆ จะไม่ได้รับผลกระทบ
หากต้องการระบุว่ามีการใช้ PLL ที่มุมหรือตรงกลางในการออกแบบของคุณหรือไม่ คุณสามารถดูส่วน "สรุป PLL" ในรายงาน Quartus II software fitter และดูบทของเครือข่ายนาฬิกาและ PLLs ในคู่มืออุปกรณ์ที่เกี่ยวข้อง:
เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Arria II (PDF)
เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix III (PDF)
เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix IV (PDF)
เครือข่ายนาฬิกาและ PLLs ในอุปกรณ์ HardCopy III (PDF)
เครือข่ายนาฬิกาและ PLLs ในอุปกรณ์ HardCopy IV (PDF)
หากการออกแบบ ALTLVDS ของคุณกําลังใช้ PlLs มุม แต่คุณไม่พบปัญหาข้อผิดพลาดของข้อมูล LVDS ในการออกแบบที่มีอยู่ แสดงว่าซอฟต์แวร์ Quartus II ได้เลือก Pass Fitter Seeds สําหรับการคอมไพล์ ดังนั้นจึงไม่จําเป็นต้องดําเนินการใดๆ หากการออกแบบกําลังทํางานจะผ่านไปอย่างต่อเนื่องในอนาคต เว้นแต่จะมีความพยายามคอมไพล์ใหม่ก่อนที่จะมีซอฟต์แวร์ Quartus II เวอร์ชั่น 11.1 เพื่อลดความเสี่ยงที่อาจเกิดขึ้นกับการออกแบบ ALTLVDS ในระหว่างการคอมไพล์ใหม่ ขอแนะนําให้ใช้โปรแกรมแก้ไขซอฟต์แวร์เมื่อคุณคอมไพล์การออกแบบของคุณในซอฟต์แวร์ Quartus II ก่อนเวอร์ชั่น 11.1 หรือคอมไพล์การออกแบบของคุณใหม่ในซอฟต์แวร์ Quartus II เวอร์ชั่น 11.1 ซึ่งมีการแก้ไขซอฟต์แวร์
ปัญหานี้ สามารถแก้ไขได้โดยใช้โปรแกรมแก้ไขซอฟต์แวร์ด้านล่างและทําการคอมไพล์การออกแบบใหม่ หากคุณต้องการโปรแกรมแก้ไขซอฟต์แวร์สําหรับเวอร์ชันซอฟต์แวร์ Quartus II ก่อนวันที่ 10.1 โปรดติดต่อ mySupport เพื่อขอความช่วยเหลือเพิ่มเติม
สําหรับ Quartus II เวอร์ชั่น 10.1:
สําหรับ Quartus II เวอร์ชั่น 10.1SP1:
สําหรับ Quartus II เวอร์ชั่น 11.0:
สําหรับ Quartus II เวอร์ชั่น 11.0SP1:
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 11.1