คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 11.1 SP2 และก่อนหน้า write_sdc คําสั่งอาจสร้างข้อจํากัดการออกแบบ Synopsys (SDC) ที่ไม่ถูกต้องสําหรับcreate_generated_clockข้อจํากัดซึ่งใช้-edgesตัวเลือก โดยwrite_sdcเฉพาะอย่างยิ่งคําสั่งอาจสร้าง SDC ที่ใช้งานร่วมกับวงปีกกาพิเศษ "{}" รอบๆ การ-edgesใส่และใส่ตัวเลือกเพิ่มเติม-edge_shift
ตัวอย่างเช่น หากมีการนําข้อจํากัดนี้ไปใช้กับการออกแบบ:
create_generated_clock -name CLK2 -source [get_pins {inst10|clk}] -edges {31 33 63}
[get_pins {inst10|regout}]คําสั่ง write_sdc อาจเขียนข้อจํากัดต่อไปนี้แทน:
create_generated_clock -name {CLK2} -source [get_pins {inst10|clk}]
-edges { { 31 33 63 } } -edge_shift {} -master_clock {CLK1}
[get_pins {inst10|regout}]
ความละเอียด
ในการแก้ไขปัญหานี้ แก้ไขไฟล์ SDC ที่สร้างขึ้นโดย write_sdc คําสั่งด้วยตนเองถอดวงปีกกาพิเศษรอบๆ ตัว -edges แยกออก และถอด -edge_shift ตัวเลือกและอุปกรณ์เสริมออก
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0