ID บทความ: 000086026 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/07/2012

ผู้ช่วยออกแบบสร้างคําเตือนที่ฉับไวสําหรับการออกแบบ Arria V ที่มาพร้อมความผิดปกติ 10GBASE-R PHY v12.0

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    สําหรับการออกแบบที่มุ่งเป้าไปที่ตระกูลอุปกรณ์ Arria V และ มีหน่วยความจํา 10GBASE-R PHY v12.0 หากคุณเรียกใช้งานการออกแบบ ผู้ช่วยหลังจากปรับพอดี ผู้ช่วยออกแบบจะสร้างรายการต่อไปนี้ คําเตือนที่สําคัญสี่ประการ:

    • Critical Warning (332012): Synopsys Design Constraints File file not found
    • Critical Warning (308019): (Critical) Rule C101: Gated clock should be implemented according to the Altera standard scheme
    • Critical Warning (308060): (High) Rule D101: Data bits are not synchronized when transferred between asynchronous clock domains
    • Critical Warning (308067): (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains

    คําเตือนเหล่านี้เกี่ยวกับการวิเคราะห์เวลา ซึ่ง Quartus ซอฟต์แวร์ II เวอร์ชัน 12.0 ไม่รองรับอุปกรณ์ Arria V

    ความละเอียด

    สําหรับการคอมไพล์และการจําลองการทํางาน คุณสามารถอย่างปลอดภัย ละเว้นคําเตือนเหล่านี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้