คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 SP1 และก่อนหน้า ไฟล์ Verilog HDL ที่สร้างขึ้นจากไฟล์ออกแบบบล็อกแผนผัง (.bdf) อาจไม่สามารถจําลองได้อย่างถูกต้อง ปัญหานี้เกิดขึ้นเมื่อการออกแบบแผนผังมีAltera®ประยุกต์ ไฟล์ Verilog HDL ที่สร้างขึ้นจากแผนผังหมายถึงรูปแบบเฉพาะเหล่านี้โดยใช้ตัวอักษรพิมพ์ใหญ่ทั้งหมด ไลบรารีการจําลอง Verilog HDL สําหรับรูปแบบดั้งเดิมเหล่านี้ใช้ตัวอักษรตัวเล็กทั้งหมด ตัวอย่างเช่น ไฟล์ Verilog HDL ที่สร้างขึ้นจากแผนผังอาจรวมถึงโมดูล SRFFในขณะที่ไลบรารีการจําลองจะมีโมดูลsrff
ความละเอียด
ในการแก้ไขปัญหานี้ แก้ไขไฟล์ Verilog HDL ใดๆ ที่สร้างขึ้นจากการออกแบบแผนผังและเปลี่ยนการอ้างอิงเป็นลายลักษณ์อักษรAlteraจากตัวพิมพ์ใหญ่ทั้งหมดเป็นตัวอักษรตัวพิมพ์เล็กทั้งหมด