ID บทความ: 000085987 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

หากฉันถอดสัญญาณนาฬิกาอินพุตไปยัง PLL ของฉันในซีรีส์ Stratix และอุปกรณ์Cycloneในขณะที่อยู่ในโหมดผู้ใช้ แสดงว่าพฤติกรรมของสัญญาณนาฬิกาเอาต์พุต PLL คืออะไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากคุณลบสัญญาณนาฬิกาอินพุตไปยัง PLL ในStratix® - ซีรีส์ Cyclone® - ซีรีส์ หรืออุปกรณ์ GX Arria® VCO จะลอยตัวไปยังความถี่ชั้นที่ไม่ระบุ จากนั้น สัญญาณนาฬิกาเอาต์พุต PLL จะเท่ากับความถี่พื้นที่ VCO ที่ไม่ได้ระบุ หารด้วยตัวนับเอาต์พุตสําหรับเอาต์พุตสัญญาณนาฬิกา PLL

โปรดทราบว่าความถี่ของพื้นที่ VCO อาจแตกต่างกันไปในแต่ละอุปกรณ์เนื่องจากความผันแปรของกระบวนการ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

Cyclone® III FPGA
Cyclone® II FPGA
เอฟพีจีเอ Stratix®
Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Cyclone® FPGA
Stratix® IV GX FPGA
Stratix® III FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้