ปัญหาสำคัญ
ปัญหานี้มีผลต่ออินเทอร์เฟซ DDR2 และ DDR3 บน Arria V และ อุปกรณ์ Cyclone V
ในเวอร์ชัน 14.0 มีการเปลี่ยนแปลงต่อ ArriaV และCyclone
คอนโทรลเลอร์หน่วยความจําฮาร์ด V (สําหรับทั้งการกําหนดค่า HPS และแบบ Non-HPS)
ที่เปิดใช้งานการยกเลิกบัฟเฟอร์เอาต์พุต I/O โดยประมาณหนึ่ง
รอบสัญญาณนาฬิกาของหน่วยความจําก่อนหน้าการเปิดใช้งานบัฟเฟอร์เอาต์พุต การเปลี่ยนแปลงนี้
สร้างขึ้นเพื่อปรับปรุงระยะเวลาการเขียนก่อนการประกวด (tWPRE) สําหรับ
อินเตอร์เฟซ DDR2 และ DDR3 อย่างไรก็ตาม การเปลี่ยนแปลงนี้ยังทําให้เกิดการเพิ่มขึ้น
ในระบบกระจายพลังงานแบบสแตติก เนื่องจากเปิดใช้งานการยกเลิกการอ่าน OCT
เมื่อไม่ได้ใช้งานอินเทอร์เฟซ
การเปลี่ยนแปลงนี้จะเปลี่ยนกลับเป็นเวอร์ชั่น 14.1
หากคุณกําลังใช้เวอร์ชัน 14.0 หรือ 14.1 และพบฟังก์ชันการทํางาน
ความล้มเหลวโดยตรง tWPRE กับเวลา ติดต่อ
Alteraบริการด้านเทคนิคเพื่อการแก้ไขปัญหา
วิธีแก้ไขปัญหาชั่วคราวสําหรับปัญหานี้ในการติดต่อฝ่ายเทคนิคของ Altera บริการ
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต