ID บทความ: 000085881 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/09/2018

ทําไมจึงไม่สามารถสังเคราะห์ซอร์สโค้ด Verilog HDL ที่เข้ารหัสได้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 17.1 และรุ่นก่อนหน้า คุณอาจเห็นข้อความแสดงข้อผิดพลาดเมื่อคุณสังเคราะห์ไฟล์ Verilog HDL ที่เข้ารหัส ปัญหานี้เกิดขึ้นเมื่อแฟ้มถูกเพิ่มไว้ใน GUI

    ความละเอียด

    คุณสามารถหลีกเลี่ยงปัญหานี้ ได้โดยการเพิ่มแฟ้มที่เข้ารหัสลับใน .qsf (แฟ้มการตั้งค่า Quartus) ที่แสดงด้วยตนเองด้านล่าง

    set_global_assignment -name VERILOG_FILE <file name>.vp

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้