ID บทความ: 000085866 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/09/2017

ทําไมฉันถึงได้รับข้อผิดพลาด "สามารถเลือกตัวเลือกการล้างแบบซิงโครนัสหรือตัวเลือกเปิดใช้งานนาฬิกาในเวลาเดียวกันได้" ในเจนเนอเรชั่น Platform Designer ที่มี Stratix® 10 FPGA

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Shift Register (บน RAM)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 17.1 ด้วยอุปกรณ์ Stratix® 10 คุณอาจเห็นข้อความแสดงข้อผิดพลาดของตัวแก้ไขพารามิเตอร์ IP Shift Register (RAM) ที่กล่าวถึงข้างต้นในเจนเนอเรชั่น Platform Designer เหตุการณ์นี้เกิดขึ้นทุกครั้งที่คุณพยายามสร้างอินสแตนซ์ทั้งพอร์ตที่ชัดเจนแบบซิงโครนัสและพอร์ตเปิดใช้งานนาฬิการ่วมกัน

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหาดังกล่าว ให้ปิดใช้งานพอร์ตที่ชัดเจนแบบซิงโครนัส หรือพอร์ตที่เปิดใช้งานนาฬิกา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้