IP อินเทอร์เฟซหน่วยความจําภายนอกของ UniPHY...

คำอธิบาย

ความถี่ขั้นต่ําได้รับการกําหนดโดยมาตรฐาน JEDEC® ที่เกี่ยวข้องหรือตามคุณสมบัติของส่วนประกอบของอุปกรณ์ FPGA ที่ใช้ในการใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก

หากป้อนค่าความถี่ต่ําเกินไปในแท็บ การตั้งค่า UNiPHY IP PHY -> ความถี่สัญญาณนาฬิกาของหน่วยความจํา จะปรากฏเป็นสีแดง ข้อความแสดงข้อผิดพลาดต่อไปนี้จะปรากฏในหน้าต่างข้อความ IP ที่ระบุความถี่ต่ําสุดที่รองรับ:

ข้อผิดพลาด: ความถี่สัญญาณนาฬิกาของหน่วยความจําที่ระบุต่ํากว่าค่าขั้นต่ําที่กําหนดโดยข้อมูลจําเพาะ DDR โปรดเลือกความถี่ที่มากกว่าหรือเท่ากับ 300 MHz

หากต้องการค่าประมาณความถี่สูงสุดที่รองรับการกําหนดค่าโปรโตคอลอุปกรณ์และหน่วยความจําใดๆ ให้ใช้ เครื่องมือตัวประมาณค่า Spec Interface ของหน่วยความจําภายนอก

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 21 ผลิตภัณฑ์

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V GX FPGA

Stratix® V GT FPGA

Arria® V GT FPGA

Stratix® III FPGA

Stratix® IV GX FPGA

Arria® II GX FPGA

Arria® II GZ FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SE SoC FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Stratix® IV E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

IP อินเทอร์เฟซหน่วยความจําภายนอกของ UniPHY รองรับความถี่นาฬิกาขั้นต่ําเท่าใด

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์