ID บทความ: 000085863 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/12/2014

ทําไมฉันถึงไม่พอดีเมื่อใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Altera ในอุปกรณ์FPGAที่มีธนาคาร IO จํานวนค่อนข้างต่ํา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อคอมไพล์ DDR3, DDR2, LPDDR2, QDRII หรือ RLDRAM II Controller พร้อม IP UniPHY โดยใช้อุปกรณ์FPGAที่มีธนาคาร IO จํานวนค่อนข้างต่ํา คุณอาจประสบกับข้อผิดพลาด Quartus® II ดังต่อไปนี้

    ข้อผิดพลาด (175020): ข้อจํากัดของ PLL แบบเศษส่วนที่ผิดกฎหมายในภูมิภาค

    ปัญหาเกิดขึ้นหากธนาคาร IO ทั้งหมดบนด้านหนึ่งของFPGAถูกใช้อย่างสมบูรณ์โดยอินเทอร์เฟซหน่วยความจําและสัญญาณนาฬิกาอ้างอิงอินพุต PLL และพินอินเทอร์เฟซหน่วยความจําอื่น ๆ ที่ไม่มีมาตรฐาน IO เดียวกันกับอินเทอร์เฟซหน่วยความจํา

    ความละเอียด

    ตั้งค่าสัญญาณนาฬิกาอ้างอิงอินพุต PLL และพินอินเตอร์เฟซหน่วยความจําอื่น ๆ ที่ผิดปกติให้มีมาตรฐาน IO เดียวกันกับอินเทอร์เฟซหน่วยความจํา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 19 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้