ปัญหาสำคัญ
คำอธิบาย
เมื่อคุณคอมไพล์การออกแบบที่ประกอบด้วยฟังก์ชัน LVDS SERDES และกําหนดเป้าหมายอุปกรณ์ Stratix V จอแสดงผลซอฟต์แวร์ Quartus II ข้อความเตือนที่คล้ายกับข้อความต่อไปนี้:
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
ปัญหานี้มีผลต่อการออกแบบ Stratix V ทั้งหมดที่มี LVDS การทํางานร่วมกันของ SERDES
ความละเอียด
ไม่มีวิธีแก้ไขปัญหา ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต ของฟังก์ชัน MegaCore ของอีเธอร์เน็ตความเร็วสามเท่า