ID บทความ: 000085845 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไม PLL ไม่สามารถสลับไปยังโหมดนาฬิการองในโหมดสวิตช์นาฬิกาอัตโนมัติ (ควบคุมด้วยตนเอง) เมื่อสัญญาณ clkswitch ยังคงสูงอยู่

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อสัญญาณ clkswitch อยู่ในระดับสูง ก็จะเป็นการแทนที่ฟังก์ชันสวิตช์นาฬิกาอัตโนมัติ ตราบเท่าที่สัญญาณ clkswitch อยู่ในระดับสูง การกระทําการสลับสัญญาณนาฬิกาเพิ่มเติมจะถูกปิดใช้งาน คุณต้องนําสัญญาณ clkswitch กลับสู่ระดับต่ําอีกครั้งเพื่อเริ่มกิจกรรมการสลับสัญญาณนาฬิกาอีกครั้งในอนาคต

     

    ซึ่งมีผลกับStratix® Cyclone® และตระกูลอุปกรณ์Arria®ทั้งหมด

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

    Stratix® III FPGA
    Stratix® II FPGA
    เอฟพีจีเอ Stratix®
    MAX® V CPLD
    MAX® II CPLD
    Intel® MAX® 9000 CPLD
    Cyclone® IV FPGA
    Cyclone® III FPGA
    Cyclone® FPGA
    Arria® GX FPGA
    Apex™ 20K
    Acex® 1K

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้