ID บทความ: 000085844 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีข้อผิดพลาดที่ทราบในบทที่ 2 หรือไม่ Cycloneสถาปัตยกรรม II ในคู่มือ Cyclone II

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ใช่ มีข้อผิดพลาดกับรูปภาพ 2-12 CLK[11..8] พินฟีด PLL3 และ PLL3 จะป้อนบล็อกการควบคุมสัญญาณนาฬิกาด้านบน CLK[15.12] พินฟีด PLL4 และ PLL4
บล็อกการควบคุมนาฬิกาด้านล่าง

ตัวเลขแสดงอย่างไม่ถูกต้องว่าบล็อกการควบคุมนาฬิกาด้านซ้ายและขวาป้อน PLL3 และ PLL4 ตามลําดับ ตัวเลขด้านล่างแสดงการเชื่อมต่อที่ถูกต้อง

รูปภาพที่ 2-12 EP2C20 และ PLL ที่ใหญ่กว่า, CLK[], DPCLK[] และตําแหน่ง Clock Control Block

Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations




Alteraไม่รับประกันว่าโซลูชันนี้จะทํางานเพื่อวัตถุประสงค์ที่ลูกค้าตั้งใจไว้ และปฏิเสธความรับผิดชอบทั้งหมดสําหรับการใช้หรือการพึ่งพาโซลูชัน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® II FPGA

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้