คำอธิบาย
ใช่ มีข้อผิดพลาดกับรูปภาพ 2-12 CLK[11..8] พินฟีด PLL3 และ PLL3 จะป้อนบล็อกการควบคุมสัญญาณนาฬิกาด้านบน CLK[15.12] พินฟีด PLL4 และ PLL4
บล็อกการควบคุมนาฬิกาด้านล่าง
Alteraไม่รับประกันว่าโซลูชันนี้จะทํางานเพื่อวัตถุประสงค์ที่ลูกค้าตั้งใจไว้ และปฏิเสธความรับผิดชอบทั้งหมดสําหรับการใช้หรือการพึ่งพาโซลูชัน
บล็อกการควบคุมนาฬิกาด้านล่าง
ตัวเลขแสดงอย่างไม่ถูกต้องว่าบล็อกการควบคุมนาฬิกาด้านซ้ายและขวาป้อน PLL3 และ PLL4 ตามลําดับ ตัวเลขด้านล่างแสดงการเชื่อมต่อที่ถูกต้อง
รูปภาพที่ 2-12 EP2C20 และ PLL ที่ใหญ่กว่า, CLK[], DPCLK[] และตําแหน่ง Clock Control Block
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
Alteraไม่รับประกันว่าโซลูชันนี้จะทํางานเพื่อวัตถุประสงค์ที่ลูกค้าตั้งใจไว้ และปฏิเสธความรับผิดชอบทั้งหมดสําหรับการใช้หรือการพึ่งพาโซลูชัน