คำอธิบาย
เมื่อสร้างอินสแตนซ์ส่วนประกอบ HPS ในไฟล์ออกแบบ Verilog หรือ VHDL ระดับบนสุดหากรายการพอร์ตไม่เหมือนกับรายการพอร์ตที่สร้างขึ้น Qsys คุณจะเห็นข้อผิดพลาดนี้ ข้อผิดพลาดจะไม่รายงานสัญญาณที่แน่นอนที่ทําให้เกิดข้อผิดพลาด โดยจะรายงานสัญญาณสุดท้ายในรายชื่อพอร์ตการสร้างอินสแตนซ์ เพื่อให้มั่นใจถึงความแม่นยําเมื่อสร้างอินสแตนซ์ของระบบ Qsys ให้ตัดและวางตัวอย่างการสร้างอินสแตนซ์ในแท็บ Qsys "ตัวอย่าง HDL" ลงในไฟล์ห่อหุ้มระดับบนสุด
นี่เป็นตัวอย่างข้อความแสดงข้อผิดพลาดทั้งหมด:
ข้อผิดพลาด (11128): ไม่สามารถกําหนดเส้นทางสัญญาณต่อไปนี้: soc_system:soc_inst|soc_system_hps_0:hps_0|soc_system_hps_0_fpga_interfaces:fpga_interfaces|h2f_rst_n[0] อุปกรณ์ไม่มีทรัพยากรการกําหนดเส้นทางที่จําเป็นสําหรับการเชื่อมต่อนี้
ความละเอียด