ID บทความ: 000085752 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/08/2015

เหตุใดกําหนดเวลาจึงมีค่าเท่ากันสําหรับทุกมุมเมื่อทํารายงาน DDR ในตัววิเคราะห์เวลาสําหรับอินเทอร์เฟซหน่วยความจําภายนอก Intel® Arria® 10 FPGA

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

การกําหนดเวลา I/O ซึ่งรวมถึง Address/Command, DQS gating, การจับการอ่าน, การเขียนและการเขียนจะถูกปรับเทียบอย่างเต็มที่ผ่านกระบวนการ แรงดันไฟฟ้าและอุณหภูมิ (PVT) ดังนั้นส่วนต่างจะเท่ากันในทุกรุ่น รายงาน DDR ในตัววิเคราะห์เวลาจะรายงานค่าเคสที่แย่ที่สุดจากทุกมุมของอินเทอร์เฟซที่ผ่านการปรับเทียบเหล่านี้

ความละเอียด

N/A

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้