ID บทความ: 000085743 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/12/2015

ข้อจํากัดใหม่ในการกําหนดค่า I/O PLL ที่กําหนดใน 15.1 สําหรับ ip Arria 10 EMIF

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • I O
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในเวอร์ชัน 15.1 ช่วงความถี่นาฬิกาอ้างอิง PLL ที่เลือกได้ที่ถูกต้อง ค่าจะลดลง

    • สําหรับความถี่ VCO ที่ต่ํากว่า 400 MHz มูลค่าของตัวนับ PLL M ต้องเป็นตอนนี้ ภายในช่วง 2 ถึง 7 ไม่รวม
    • สําหรับความถี่ VCO ระหว่าง 400 MHz และ 600 MHz มูลค่าของ PLL M เคาน์เตอร์ต้องอยู่ในช่วง 2 ถึง 15 ไม่รวม
    • สําหรับความถี่ VCO ที่เท่ากับหรือมากกว่า 600 MHz มูลค่าของ PLL M ตัวนับต้องมากกว่าหรือเท่ากับ 4

    ผู้ใช้ที่มีการออกแบบพารามิเตอร์ในเวอร์ชันก่อนหน้าอาจพบข้อผิดพลาดเมื่อ กําลังสร้าง IP EMIF ในเวอร์ชัน 15.1

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

    ปัญหานี้จะไม่ได้รับการแก้ไข

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้