ปัญหาสำคัญ
คำอธิบาย
การจําลองระดับเกตของการออกแบบตัวอย่างและตัวอย่าง Testbench ล้มเหลวเมื่อ เปิดใช้งาน DQS ที่แตกต่าง ใน DDR2 คอนโทรลเลอร์ประสิทธิภาพสูง
ปัญหานี้มีผลต่อคอนโทรลเลอร์ DDR2 SDRAM ประสิทธิภาพสูง ออกแบบในอุปกรณ์ Stratix III และ Stratix IV ที่มีการใช้งาน เปิดใช้ตัวเลือก DQS ที่แตกต่างกัน
การจําลองระดับเกตของการออกแบบตัวอย่างไม่ทํางาน อย่างถูกต้อง
ความละเอียด
Alteraแนะนําให้คุณตรวจสอบการทํางาน ของการออกแบบของคุณผ่านการจําลอง RTL และการกําหนดเวลาของการออกแบบของคุณ โดยใช้การวิเคราะห์เวลาของ TimeQuest